\frameforsection[t]{
  \renewcommand\currentblocktitle{\hypertarget{2_1}{扇出为F时的门电路延迟}}
  \outonlyblock{
    \twocolumns{
      \begin{tcolorbox}
	\zihao{-6}
	以反相器为例，一般在设计时确保$t_{pr}=t_{pf}=t_{inv}$,这个延迟是扇出为1时的延迟
	。若扇出为F，则电路延迟是$t_{inv}$的多少倍？
	\outfigure{.8}{images/FO4延迟.pdf}
      \end{tcolorbox}
    }{
      \begin{enumerate}
	\item $\because$扇出为F时，负载电容为扇出为1时的电容的F倍，而上下网络导通时开关电阻保持不变
	\item $\therefore$时间常数为扇出为1时的F倍
	\item $\therefore$延迟为扇出为1时的F倍
	\item 即：$t_F=Ft_{inv}$
      \end{enumerate}
      说明：扇出为4的电路（FO4）延迟常用来比较工艺优劣，设计者在表示时间周期和逻辑深度时常常会
      用FO4延迟($t_4$)作为参照
    }
  }
  \renewcommand\currentblocktitle{\hypertarget{2_2}{驱动大电容负载时减小延迟的方法}}
  \outonlyblock{
    \vspace{-2ex}
    \twocolumns{
      \begin{tcolorbox}
	若门电路的输出要去驱动大电容负载，比如负载电容为$C_L=1024C_{inv}$(即扇出F=1024)，如果直接
	将驱动输出接上负载，则延迟将为$t_{inv}$的1024倍，这通常是不可接受的。有没有方法
	降低大电容负载带来的延迟？\\
	办法就是：在驱动门输出与大电容负载之间插入n级反相器，每级扇出系数为$\alpha$
      \end{tcolorbox}
    }{
      \begin{itemize}
	\item 方法描述\\
	  \begin{enumerate}
	    \item 假设把扇出为F的电路分成$n$级，则每级扇出为$\alpha=F^{1/n}$
	    \item  则总延迟为$t_{Fn}=n\alpha t_{inv}=(\log_{\alpha}F)\alpha{}t_{inv}$
	    \item 若要是总延迟最小，上式对n或$\alpha$求导并令导数为0，求得每级扇出$\alpha=e$
	      时，延迟最小，实际中，每级扇出3-6之间结果最好，一般取4
	    \item 也即：当每级扇出为4，可以最大限度地降低大电容负载带来的延迟
	    \item 就是说：第$i+1$级的宽度是前1级宽度的$\alpha$倍
	  \end{enumerate}
      \end{itemize}
    }
  }
}

